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IEEE杯
参赛对象: 无限制组
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赛题介绍
赛题详情

杯赛题目:面向4G/5G通信的高能效CMOS功率放大器设计

参赛要求:本科生组/无限制组

赛题内容:

本赛题是5G通信CMOS射频前端电路系列设计之三(前二题分别是2017年的宽带LNA设计与2018年的覆盖28/39GHz的PLL设计),主题是采用包络跟踪(Envelope Tracking)电路程式的射频功率放大器(PA)设计,强调的性能指标为满足一定的射频信号功率输出条件下,尽可能地提高能量转换效率(PAE:power added efficiency)。

设计要求及指标:

1. 采用65nm CMOS工艺(及相应的PDK)

2. 射频载波频率为LTE Band 41的2.535GHz,带宽20MHz,调制方式16QAM,包络信号与基带I/Q信号由数字电路产生(参考Muhammad Hassan, Peter M. Asbeck, Lawrence E. Larson (UCSD), “A CMOS Dual-Switching Power-Supply Modulator with 8% Efficiency Improvement for 20MHz LTE Envelope Tracking RF Power Amplifiers,” ISSCC 2013, p. 366.)

3. 不采用包络跟踪(ET),同时能达到同样输出功率和能效的其他结构和方案亦可。但网表必须是晶体管级别的,也应当采用65nm工艺。

4. 包括跟踪部分的电路,如果不能做到晶体管级别,可采用行为级模型代替并实现混合仿真。行为级模型要说明如何校准和补偿结果的正确性。

5. 输出信号功率要求不低于23dBm,PAE>35%,给出ACLR (Adjacent Channel Leakage Ratio),Vdd=2.4V(建议电压)

6. 以上结果可以从整个系统电路的前仿得到,器件/元件模型由PDK得到。

作品提交:

1. 模拟工具建议采用Cadence SpectraRF Workshop,特别是其中的ENVLP(指envelope)与ACPR(指邻近信道功率比)的软件程序来进行分析与设计验证。

2. 提交完整设计文档和设计数据,包括电路/系统设计分析

评分规则:

1. 网表(netlist)设计与模拟,包括文档说明:70分

2. 模拟结果(前仿)及分析:25分

3. 文献调研与评价: 5分

4. 说明:相同设计结果的情况下,晶体管级别的设计评分应当优于行为级模型的设计。

(总计:100分)

注意事项

1. 参加企业命题杯赛的作品,杯赛出题企业有权在同等条件下优先购买参加本企业杯赛及单项奖获奖团队作品的知识产权。

大赛组委会对参赛作品的提交材料拥有使用权和展示权。